分析下面的Verilog HDL源程序,回答问题。
(1)完程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值完成表格填空。
(1)out2,out1,[2：0]
(2)3’b001,3’b101
分析下面的Verilog HDL源程序,回答问题。
(1)完程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值完成表格填空。
分析下面的Verilog HDL源程序,回答问题。
(1)完程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值完成表格填空。
(1)out2,out1,[2：0]
(2)3’b001,3’b101